从“芯片奥林匹克”看AI芯片的未来

号称“芯片奥林匹克”的半导体行业年度顶级电路会议ISSCC 2026释放出一批具有直接市场意义的技术信号——三星HBM4性能数据首度公开，英伟达与Broadcom的光互联路线图趋于清晰，AMD、微软等巨头的AI加速器架构细节也相继披露。

据顶级半导体分析机构Semianalysis ，三星在本届会议上展示的HBM4技术数据显示，其带宽达3.3 TB/s，引脚速度最高可达13 Gb/s，超出JEDEC标准逾两倍，表明三星正在缩小与SK海力士之间的技术差距。与此同时，英伟达在会上提出的DWDM光互联方案，与OCI MSA行业联盟同期发布的规范高度吻合，进一步明确了下一代AI数据中心互联的技术走向。

三星HBM4若能在良率和可靠性上持续改善，将对SK海力士的市场主导地位构成实质性挑战；而光互联标准的逐步收敛，则意味着相关供应链的投资窗口正在打开。

ISSCC：半导体行业的年度技术风向标

先简单介绍一下ISSCC，国际固态电路会议，是半导体领域三大顶级学术会议之一，另外两个为IEDM和VLSI。与后两者相比，ISSCC更侧重电路集成与实现，几乎每篇论文均附有电路图及实测数据，是业界观察芯片技术实际落地进展的重要窗口。

今年的ISSCC尤为值得关注。据SemiAnalysis指出，往年ISSCC的论文对产业的直接影响参差不齐，但2026年明显不同——大量论文与当前市场热点高度相关，涵盖HBM4、LPDDR6、GDDR7、NAND闪存、共封装光学（CPO）、先进芯片间互联，以及来自联发科、AMD、英伟达、微软等厂商的处理器架构。

三星HBM4：性能突破，但良率与成本仍是隐忧

三星是三大内存厂商中唯一在本届ISSCC发表HBM4技术论文的企业。

其展示的HBM4采用12层堆叠、36 GB容量，配备2048个IO引脚，带宽达3.3 TB/s，核心DRAM采用第六代10nm级（1c）工艺，逻辑基底芯片则采用SF4先进逻辑制程。

最关键的架构变化在于基底芯片的制程分离。HBM4将基底芯片从DRAM制程迁移至SF4逻辑制程，使工作电压（VDDQ）从HBM3E的1.1V降至0.75V，降幅达32%，同时实现更高的晶体管密度与更优的面积效率。结合自适应体偏置（ABB）控制技术和4倍TSV数量提升，三星HBM4在低于1V核心电压下可达11 Gb/s引脚速度，最高可至13 Gb/s，大幅超越JEDEC HBM4标准规定的6.4 Gb/s上限。

然而，这一技术路线存在明显代价。SF4制程的成本高于SK海力士采用的台积电N12工艺及美光的内部CMOS基底方案。更关键的是，三星1c制程的前端良率去年仅约50%，尽管持续改善，但较低的良率对HBM4的毛利率构成压力。SemiAnalysis指出，三星HBM历史上的利润率本就低于SK海力士，这一格局在HBM4世代仍面临挑战。

在可靠性与稳定性方面，三星目前仍落后于SK海力士，但技术层面的追赶态势已较为明显。

LPDDR6与GDDR7：三星与SK海力士各有侧重

三星与SK海力士均在本届ISSCC展示了LPDDR6芯片。两家的产品均支持最高14.4 Gb/s的数据速率，较最快的LPDDR5X提升约35%。

在低电压性能上，两家存在差异。三星LPDDR6可在0.97V下达到12.8 Gb/s，而SK海力士在0.95V下仅能达到10.9 Gb/s，显示三星在低引脚速度下的功耗效率更具优势。三星还同步展示了基于SF2制程的LPDDR6 PHY，支持效率模式下读取宝耗降低近50%。

SK海力士的亮点则在于GDDR7。其基于1c制程的GDDR7最高可达48 Gb/s（1.2V），即便在1.05V/0.9V的低电压下也能达到30.3 Gb/s，高于RTX 5080所搭载的30 Gb/s显存。位密度达到0.412 Gb/mm?，显著优于三星1b制程的0.309 Gb/mm?。

值得注意的是，SemiAnalysis指出，英伟达此前公布的搭载128GB GDDR7的Rubin CPX大上下文AI处理器，已从2026年路线图中基本消失，英伟达转而聚焦于Groq LPX方案的推出。

光互联：英伟达DWDM路线与行业标准趋于收敛

光互联是本届ISSCC另一核心议题，直接关系到下一代AI加速器集群的组网方式。

英伟达在会上提出了基于DWDM（密集波分复用）的光互联方案，采用每波长32 Gb/s、8个波长复用的架构，并以第9个波长进行时钟转发，以简化SerDes设计、提升能效。这与OFC 2026前夕成立的OCI MSA（光计算互联多源协议）所发布的规范高度吻合——OCI MSA聚焦于200 Gb/s双向链路，采用4波长50G NRZ的DWDM方案用于规模扩展（scale-up）互联。

这一进展厘清了此前市场的疑惑：英伟达的COUPE光引擎面向200G PAM4 DR光学的规模扩展（scale-out）交换，而DWDM则用于规模扩展（scale-up）互联，两条路线并行不悖。

Broadcom方面，其展示了6.4T MZM光引擎，由64路约100G PAM4通道组成，并在Tomahawk 5 51.2T CPO系统中完成测试验证。Broadcom表示未来将切换至COUPE方案，但现有产品仍沿用其他封装路线。

Marvell则展示了面向数据中心园区场景的800G Coherent-Lite收发器，功耗仅为3.72 pJ/b（不含硅光子），约为传统相干收发器的一半，在40公里光纤上的延迟低于300纳秒。

先进封装与芯片间互联：多路技术竞逐

随着多芯片设计成为主流，芯片间互联成为性能瓶颈，多家企业在本届ISSCC展示了各自方案。

台积电展示了主动局部硅互联（aLSI）技术，通过在桥接芯片中引入边沿触发收发器（ETT）电路，改善信号完整性，将PHY深度从1043μm压缩至850μm，总功耗仅0.36 pJ/b。SemiAnalysis指出，该测试载体的封装设计与AMD MI450 GPU高度吻合，暗示aLSI可能是AMD下一代产品的封装方案。

英特尔展示了兼容UCIe-S标准的芯片间接口，基于22nm制程，可在标准有机封装上实现最高48 Gb/s/通道、传输距离30mm的互联，被认为是未来Diamond Rapids至强CPU的原型方案。

微软则披露了其芯片间互联细节，基于台积电N3P制程，在24 Gb/s下系统功耗为0.33 pJ/b，SemiAnalysis认为这正是微软Cobalt 200 CPU中连接两颗计算小芯片的定制高带宽互联。

AI加速器：AMD、微软、Rebellions架构细节首度公开

AMD在会上详细介绍了MI355X GPU相对于MI300X的改进。核心计算芯片（XCD）从N5迁移至N3P制程，矩阵吞吐量翻倍而面积不变；IO芯片（IOD）从4颗合并为2颗，减少了芯片间互联开销，互联功耗降低约20%。

微软Maia 200是本届会议披露的另一重要AI加速器。作为目前主流HBM加速器中最后坚守光罩级单片设计的产品，Maia 200基于台积电N3P制程，集成超过10 PFLOPS的FP4算力、6颗HBM3E及28路400 Gb/s全双工芯片间链路，封装方案与英伟达H100类似，采用CoWoS-S中介层。

韩国AI芯片初创公司Rebellions则首度公开了其Rebel100加速器的架构细节。该芯片采用三星SF4X制程及I-CubeS先进封装，配备4颗计算芯片和4颗HBM3E，并集成硅电容以改善HBM3E供电质量。SemiAnalysis指出，三星可能通过捆绑I-CubeS封装与前端制程，并以HBM供货条件为筹码，推动这一尚未获得主流AI加速器采用的封装技术打入市场。